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EDA断供倒逼自主创新:合见工软以新技术突破重塑国产芯片产业格局

2025-06-27 10:54:04 来源:中国经济新闻网

  日前,中国数字EDA龙头企业上海合见工业软件集团有限公司(以下简称“合见工软”)在上海召开“2025合见工软新产品发布会暨技术研讨会”。会上展示了下一代国产EDA技术的重大革新进展,并正式发布了多款国产自主自研EDA及IP产品,助力我国自研EDA和IP产品从国产化替代到国际标杆技术的进阶。

  EDA与IP:多产品线并进加速国产替代破局

  据悉,本次合见工软正式发布的五款创新产品涵盖:数字验证下一代硬件产品、国产数字仿真调试EDA重大进展、全国产自主知识产权高速接口IP解决方案等。

  合见工软一直以国际先进水平为目标,多产品线并行研发,为中国半导体企业提供了芯片硅前和硅后的高性能EDA工具和IP解决方案。

  此次发布的下一代EDA战略,合见工软将数字验证最核心的基础工具——数字仿真/调试器,以及支持大规模芯片设计的高端硬件验证平台,均实现了架构级迭代创新,是国产EDA技术创新的重大进展,多项性能比肩国际标杆水平,目标是打破数字高端大芯片验证EDA的国际厂商垄断。

  同时,合见工软已在国内自研IP领域取得了快速的技术发展和客户增长,在国内自主自研高速接口IP的市场份额中已居前列。目前,合见工软的高速接口IP解决方案已实现了国产化技术突破,支持国内外先进工艺,并得到多家商业客户的成功流片和数百家客户的商业部署。合见工软的智算芯片互联IP解决方案,覆盖国内外先进标准,助力智算、HPC、通信、自动驾驶、工业物联网等领域大算力芯片的性能突破及爆发式发展。

  此外,在数字芯片验证的核心仿真调试工具方面,合见工软已取得重大进展。其正式发布了国产自研下一代全功能高性能数字仿真器和下一代全功能高效能数字验证调试平台。

  “国产EDA工具链的自主可控对于打造安全、高效、可持续的芯片产业环境至关重要。而芯片设计验证占据总设计周期的70%以上,直接影响产品上市时间和质量,只有高性能与可靠性并重的验证工具,才是保障客户项目成功的关键。合见工软数字仿真及调试工具经过与国内头部芯片设计企业紧密合作,历经三年淬炼迭代,第二代UVS+与UVD+工具平台带来性能上的飞跃。全自研架构自主可控带来可靠性的全面提升,提升供应链韧性,为中国芯片设计项目保驾护航,抵御外部风险,为‘中国芯’的创新提供沃土。”合见工软联席总裁郭立阜表示。

  从“通用连接”到“高性能计算网络”:IP解决方案赋能智算芯片

  随着时代的发展,智算芯片在人工智能和高性能计算领域的应用取得了卓越的进展,但同时也对智算芯片的组网规模、带宽密度、多路径、对拥塞的快速反应以及数据流执行度的相互依赖等方面提出了更高的要求。

  合见工软的高速接口IP解决方案已实现了国产化技术突破,引领智算、HPC、通信、自动驾驶、工业物联网等领域大算力芯片的性能突破及爆发式发展。

  合见工软发布超以太网IP解决方案,大幅提升网络性能和可靠性,推动智算互联从“通用连接”向“高性能计算网络”的进化,重塑AI基础设施格局,更好地为高性能计算和云数据中心场景提供底层支撑。其现已成功在高性能计算、人工智能AI、数据中心等复杂网络领域IC企业芯片中部署。

  目前,合见工软创新推出的超以太网UEC MAC IP符合国际超以太网联盟协议的物理层和链路层的IP标准,在传统以太网IP的基础上,扩展支持了UEC的物理层和链路层的功能,尤其是LLR(链路层重传)和CBFC(基于信用的流控)的功能,实现了网络的无损传输以及可靠性的提升。

  同时,合见工软UEC MAC IP的推出,可与原有的智算网络IP解决方案UniVista RDMA IP和针对智算网络Scale-up应用的ETH-X传输层协议解决方案UniVista PAXI IP相互协同,进一步扩大了合见工软在智算芯片互联IP技术领域的优势。

  “UEC是下一代数据中心和AI计算网络的核心协议,其重要性不仅体现在技术革新上,更对全球算力基础设施的竞争格局产生深远影响,特别是对中国产业来说,急需高性能的智算网络方案来推动智算集群的性能的提高。合见工软创新推出的超以太网UEC MAC IP,实现了网络可靠性的大幅提升,推动传统以太网升级为超算级网络,支撑未来AGI时代我国的算力和网络基础设施建设。合见工软志在将真正自主可控的IP产品和EDA产品一起为客户提供完整可靠的芯片设计方案。”合见工软副总裁杨凯表示。

  据了解,合见工软目前可提供的广泛IP解决方案包括:UniVista PCIe Gen5完整解决方案,以太网(Ethernet)、灵活以太网(FlexE)、Interlaken等多种高速互联接口控制器,ETH-X传输层协议(PAXI)IP和VIP产品,智算网络解决方案RDMA IP,Memory接口HBM3/E、DDR5、LPDDR5 IP,HiPi标准IP/VIP,针对先进封装芯粒(Chiplet)集成的关键标准UCIe IP,并实现国产首个跨工艺节点的UCIe IP互连技术验证,在采用台积电N6和三星SF5工艺制造的UCIe测试芯片之间成功完成互操作性测试,实现D2D和C2C互连应用。(见习记者 钟秋月)


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素材源:吕怡蕾
编辑:康书源
审核:吴娜

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